EE 新人的入職必修課！SI 訊號與 PI 電源完整性培訓

 「你是剛入職，正要參與高速電路開案的 EE 新人嗎？」

在研發團隊中，你可能正看著前輩留下來的 Design Guideline，雖然依循著規範，但心中仍有些不確定：為什麼差分線一定要這樣走？為什麼電容的擺放位置與電軌設計有這麼多限制？當面對實驗室高階示波器上的眼圖（Eye Diagram），或是複雜的模擬報告時，是否常覺得難以解讀，擔心自己設計的板子在送樣回來後，會出現訊號不穩、大電流抽載壓降等無法預期的問題？

這門課程的設計目的，是為了幫新進硬體工程師建立實務所需的技術橋樑。

在學校，我們多數接觸的是理想狀態下的電子學；但在現今高頻、大電流的晶片時代，訊號完整性（SI）與電源完整性（PI）是密不可分的系統問題。

本課程不會堆砌枯燥的純數學公式，而是從物理直覺與實務案例出發，幫助新進人員看懂模擬數據，掌握高速電路設計的核心邏輯。

 

這門課能協助新進工程師解決什麼問題？

• 銜接學術與產業斷層： 補足學校通識教育與業界實際開案之間的技術落差，縮短摸索時間。

• 建立系統級思維（SI + PI）：釐清「電源雜訊對訊號質量的影響」，避免在除錯時陷入各自為政、頭痛醫頭的誤區。

• 掌握與跨團隊沟通的語言： 學會正確解讀模擬報告，能運用數據與 Layout 工程師、模擬團隊進行專業且對等的技術溝通。

 

培訓核心成效

1. 理解元件的物理真實面貌：掌握電容、電感、過孔（Via）在高速運作下的寄生效應，在設計初期就避開常見的佈局地雷。

2. 運用量化指標進行評估：學習利用目標阻抗 Z target 理論與直流壓降（IR-Drop）分析，量化評估電源系統的穩定度。

3. 掌握雜訊的成因與路徑：透視電源與地平面之間的電場變化，理解同步開關雜訊（SSN）的耦合機理，建立科學的除錯邏輯。

4. 提升開案成功率： 引入業界標準的評估邏輯，減少因盲目試錯而導致的反覆改版（Re-spin）成本。

 

這門入職必修課，將協助新進同仁奠定扎實的高速電路設計基礎，成為團隊中具備獨立評估與除錯能力的研發戰力。

 

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